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運用於 60GHz 寬頻無線通訊系統之高速類比數位轉換器

運用於 60GHz 寬頻無線通訊系統之高速類比數位轉換器. 單晶片應用實務 期中報告 班級：車輛三甲 姓名：王炳盛 廖鎮維 學號： 99715031 99715006. 一、摘要. 設計一個 1.2V 10b250MS/s 雙通道、時間交錯、管線式的類比 / 數位轉換器於標準 0.13-μm CMOS 製程中，可應用於 60GHz 寬頻無線傳收機中。

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運用於 60GHz 寬頻無線通訊系統之高速類比數位轉換器

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  1. 運用於60GHz寬頻無線通訊系統之高速類比數位轉換器運用於60GHz寬頻無線通訊系統之高速類比數位轉換器 單晶片應用實務 期中報告 班級：車輛三甲 姓名：王炳盛 廖鎮維 學號：99715031 99715006

  2. 一、摘要 • 設計一個1.2V 10b250MS/s 雙通道、時間交錯、管線式的類比/數位轉換器於標準0.13-μm CMOS 製程中，可應用於60GHz 寬頻無線傳收機中。 • 本管線式類比/數位轉換器的第一級採用了翻轉(flip around)架構和二個分開的餘數放大器，來提高回授因素。為了減低不匹配效應和功率消耗，單一運算放大器由兩條通道共用。此外，更提出一個新的時脈產生器以壓制採樣時間不匹配的問題。 • 模擬結果顯示，類比/數位轉換器晶片有DNL +0.02/-0.32LSBINL+0.3/-0.3LSB 之線性度。在模擬中轉換率250MS/s 且輸入為Nyquist 率下，SFDR 和SNDR分別達到62.1dB 和60.7dB。在轉換率50 MS/s且輸入為1MHz 下，量測結果顯示SNDR 可達到56.53dB。本晶片共消耗102mW 當電源電壓1.2V 而且晶片面積是1.19 x 1.09 mm2。

  3. 二、緣由與目的 • 隨著60GHz 十億位元寬頻無線接收器等需求的快速蓬勃發展，如何能在此一趨勢下，提供成本低、功能佳且適用於單晶片系統整合的類比/混合訊號積體電路，成為一重要的研究課題。 • 在考慮速度、功率消耗、晶片面積下，線性度為10-bit 速度大於100MS/s 的類比數位轉換器常使用管線式類比/數位轉換器。在此設計出1.2V, 10b 250MS/s, CMOS 類比／數位轉換器，以0.13μm CMOS 之積體電路製程。因此架構選擇為雙通道(dual-channel) 時間交錯(time-interleave)管線式的類比/數位轉換器。在傳統的管線式類比/數位轉換器中，前端的取樣保持電路(Sample-and-Hold Amplifier,S/H)以及第一級的乘法式數位/ 類比轉換器(Multiplying Digital-to-Analog Converter,MDAC)需要最高的準確性，因此使用於取樣保持電路以及第一級乘法式數位/類比轉換器的運算放大器所需的直流增益最大並消耗最大的功率。 • 為了提升管線式類比/數位轉換器的轉換速度，多個通道時間交錯架構常被使用，好處為只要多一倍的硬體就可以多一倍的取樣速度，然而在通道間的不匹配如時間不匹配(timingmismatch)、增益不匹配(gain mismatch)、偏移電壓不匹配(offset mismatch)都會使得信號對噪音比(Signal-to-Noise Ratio, SNR)下降。

  4. 三、研究方法及架構 • 在兩個通道架構下，因為運算放大器在傳統架構下只有半個週期運作，另外半個周期為閒置。 • 兩個通道需要運算放大器時間剛好錯開，所以兩個通道可以共用一個運算放大器。 • 不但移除偏移電壓不匹配與因為運算放大器直流增益不相同造成得增益不匹配效應，且功率消耗也為之下降。 • 採用了雙通道架構。在不使用複雜的校準情況下，較大的電容必須被選取來取得較好的匹配量以減小增益不匹配達到所需的線性度，不過較大的電容讓運算放大器負載變的更大，限制住了類比/數位轉換器的轉換速度。

  5. 四、量測結果 • 如圖(一)所示，在取樣頻率為50MHz，輸入頻率為1MHz 的情況下， 測得DNL 為-0.49/+0.43LSB，INL 為 -1.05/+0.86LSB。如圖(二)與圖(三)所示，在輸入頻率為1MHz的情況下，當取樣頻率為50MHz 時，可得SFDR為68.38dB，SNDR 為56.53dB，當取樣頻率升為250MHz ， SFDR 與SNDR 則分別降為41.61dB 與37.63dB。

  6. 圖(一) DNL，INL

  7. 圖(三) FFT 頻譜(輸入頻率1MHz；取樣 頻率250MHz) 圖(二) FFT 頻譜(輸入頻率1MHz；取樣 頻率50MHz)

  8. 五、結論 • 為了提升取樣速度， 利用HMDAC 與MCKT，1.5-bit 及2.5-bit 乘法式數位/類比轉換器的優點被結合。使用兩個通道時間交錯(time-interleave)的架構來增加取樣頻率，配合通道間的運算放大器共用來減少偏移電壓不匹配與增益不匹配。解決取樣時間不匹配方面，本設計將單一時脈取樣的觀念加入時脈產生器的設計中，使取樣時脈產生的電路路徑縮短，減少製程因素與佈局因素所造成的時脈偏斜與時脈抖動的影響。依據量測結果，電路在低速設定時運作正常，然高速操作時效能有所減損，其瓶頸在於運算放大器。

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