TEK 2524 Organisasi Komputer

1. TEK 2524 Organisasi Komputer Flip Flop 2 Dosen: Abdillah, S.Si, MIT HP: 0852 7120 6665 Email: abdill01@gmail.com Website: http://abdill01.wordpress.com

2. Tujuan Dalam bab ini akan dipelajari bagaimana rangkaian flip-flop dapat menghindari keadaan pacu dan dapat mencacah. Adapun elemen memori lain yang dapat mencacah, yakni counter akan dibahas dalam bab selanjutnya.

3. Penahan D Karena penahan RS (Reset-Set Latch) mudah terkena keadaan pacu, kita akan memodifikasi desainnya untuk menghilangkan kemungkinan terjadinya hal tersebut. Hasilnya adalah flip-flop jenis baru yang dikenal sebagai penahan D (D Latch)

4. Penahan D tanpa Sinyal Pendetak Dengan menggunakan sebuah pembalik, bit data D memberikan masukan S pada gerbang NAND dan komplemen D menggerakkan masukan R. Dengan ini, penahan akan di-set jika D tinggi dan akan di-reset jika D rendah.

5. Tabel kebenaran Yang penting dalam tabel kebenaran ini adalah inverter akan menjamin masukan S dan R berada pada keadaan yang berlawanan, sehingga tidak mungkin ada keadaan pacu

6. Penahan D dengan Sinyal Pendetak CLK yang rendah akan membuat gerbang masukan tak-aktif dan mencegah perubahan keadaan pada penahan. Bila CLK tinggi, masukan D mengendalikan keluaran. Dalam keadaan ini penahan akan diset oleh D yang tinggi dan direset oleh D yang rendah.

7. Tabel kebenaran Keadaan X menyatakan keadaan yang tak peduli, boleh mewakili 1 atau 0. Selama CLK dalam keadaan rendah, keluaran tidak mengalami perubahan, terlepas dari keadaan masukan D. Tapi jika CLK tinggi, keadaan keluaran sama dengan masukannya.

8. Kerugian Karena penahan D merupakan penahan yang diatur oleh tingkat logika sinyal pendetak, rangkaian ini memiliki kekurangan yang serius. Penahan yang transparan mungkin dapat bekerja dengan baik, tapi tidak untuk rangkaian komputer yang akan dibahas kemudian. Untuk berfungsi dengan benar-benar berguna, rangkaian tsb masih memerlukan sedikit perbaikan. Apa yang dibutuhkan oleh sebuah komputer praktis adalah penahan D yang dapat mencuplik bit data pada waktu yang khusus.

9. Penahan D dengan Pemicuan Tepi Tegangan positif yang tajam mengaktifkan gerbang-gerbang masukan untuk waktu yang singkat, ini akan mencuplik nilai masukan D selama waktu tersebut. Dalam selang waktu yang khusus ini, masukan D dan komplemennya tiba pada masukan penahan dan mendorong keluaran Q menjadi set atau reset.

10. Diagram Pewaktuan Operasi demikian disebut pemicuan tepi (edge triggering). Pemicuan hanya terjadi pada tepi naik (positif) dari sinyal detak. Dengan kata lain, data hanya disimpan pada tepi positif.

11. Tabel Kebenaran Tiga baris pertama menunjukkan tidak terdapatnya perubahan pada keluaran ketika sinyal detak dalam tingkat logika rendah, tinggi atau tepi negatif. Dua baris terakhir menunjukkan perubahan keluaran pada tepi positif.

12. Preset dan Clear PRESET yang rendah akan menyebabkan keluaran Q bernilai 1, dan CLEAR yang rendah akan mereset Q ke 0. Masukan PRESET dan CLEAR mengesampingkan masukan-masukan lain. Mereka memiliki prioritas utama.

13. Tabel Kebenaran

14. Flip-flop D Pemicuan Tepi Gandengan Langsung Rangkaian terpadu flip-flop tidak menggunakan rangkaian R-C dalam membangkitkan sentakan tegangan, tapi suatu variasi desain gandengan langsung.

15. Simbol Logika Inilah simbol logika bagi flip-flop D pemicuan tepi positif. Pada masukan CLK terdapat tanda segitiga kecil yang berarti masukan D disimpan pada tepi transisi naik dari sinyal detak. Sedangkan tanda lingkaran kecil pada masukan preset (PR) dan clear (CLR) berarti hanya masukan rendah yang akan ditanggapi oleh rangkaian.

16. Flip-flop JK Pemicuan Tepi Masukan-masukan J dan K merupakan sinyal-sinyal kendali yang mengatur apa yang dilakukan rangkaian pada tepi positif dari sinyal detak. Bila J dan K rendah, kedua gerbang masukan menjadi tidak aktif dan rangkaian tidak berfungsi sepanjang waktu itu, termasuk selama tepi naik dari sinyal detak.

17. Reset Bila J rendah dan K tinggi, gerbang bagian atas tidak berfungsi sehingga flip-flop tidak dapat diset. Satu-satunya langkah yang mungkin diambil adalah melakukan reset. Bila Q tinggi, gerbang bagian bawah akan melewatkan sebuah sinyal pemicu reset segera setibanya tepi positif dari sinyal detak. Ini akan menyebabkan Q menjadi rendah. Karena itu, J=0 dan K=1 berarti reset flip-flop oleh tepi naik dari sinyal detak.

18. Set Bila J tinggi dan K rendah, gerbang bagian bawah tidak berfungsi sehingga flip-flop tidak dapat direset. Tapi flip-flop dapat diset sebaai berikut. Bila Q rendah Q menjadi tinggi. Gerbang bagian atas akan melewatkan sebuah sinyal pemicu set segera setibanya tepi positif dari sinyal detak. Ini akan menghasilkan Q menjadi tinggi. Karena itu, J=1 dan K=0 berarti flip-flop diset oleh tepi naik dari sinyal detak.

19. Toggle Bila J dan K tinggi, flip-flop dapat diset dan direset bergantung pada keadaan arus dari keluaran. Bila Q tinggi, gerbang bagian bawah akan melewatkan sinyal pemicu reset pada saat tibanya tepi positif dari sinyal detak. Di pihak lain bila Q rendah, gerbang bagian atas akan melewatkan sinyal pemicu set pada saat tibanya tepi positif dari sinyal detak.Toggle berarti beralih kepada keadaan yang berlawanan.

20. Tabel Kebenaran

21. Simbol Logika Gambar kiri memperlihatkan simbol baku bagi sebuah flip-flop JK pemicuan tepi positif. Gambar tengah merupakan simbol bagi sebuah flip-flop JK dengan fungsi preset dan clear. Gambar kanan menunjukkan flip-flop JK lain dengan pemicuan tepi negatif.

22. Flip-flop JK Master Slave Flip-flop JK master slave adalah kombinasi dari 2 penahan yang diatur oleh sinyal detak. Perhatikan bahwa master merupakan penahan yang diatur oleh sinyal detak positif, sedangkan slave merupakan penahan yang diatur oleh sinyal detak negatif.

23. Set Bila J tinggi, K rendah dan CLK tinggi, master akan memasuki keadaan set dan menghasilkan S yang tinggi dan R yang rendah. Tidak ada perubahan pada Q dan Q selama sinyal detak dalam keadaan tinggi. Namun bila sinyal detak rendah, keadaan S yang tinggi dan R yang rendah akan mendorong slave ke dalam keadaan set dan menghasilkan keluaran tinggi untuk Q dan rendah untuk Q. Operasi ini kadang disebut cocking dan triggering, dimana master diaktifkan dengan sinyal detak dalam setengah siklus yang positif, dan slave dipicu dalam setengah siklus yang negatif.

24. Reset Bila slave diset, keluaran Q menjadi tinggi dan Q menjadi rendah. Untuk masukan J yang rendah, K tinggi dan CLK tinggi, master akan direset. Ini akan menyebabkan S menjadi rendah dan R tinggi. Sekali lagi tidak ada perubahan yang dialami Q dan Q karena slave dalam keadaan tak aktif pada sinyal detak yang tinggi. Bila sinyal detak kembali ke keadaan rendah, maka S yang rendah dan R tinggi akan mendorong slave kepada keadaan reset. Ini akan menyebabkan Q menjadi rendah dan Q menjadi tinggi.

25. Toggle Bila J dan K tinggi, master akan mengalami toggle satu kali ketika sinyal detak tinggi, dan slave kemudian juga akan mengalami toggle ssatu kali ketika sinyal deak rendah. Apa pun yang dilakukan master, slave akan mengikutinya. Jika master mengalami toggle ke dalam keadaan set, slave akan mengalami toggle dalam keadaan set yang sama.

26. Simbol Logika Inilah simbol logika bagi flip-flop JK master slave. Pada masukan CLK terdapat tanda lingkaran kecil yang berarti keluaran akan berubah pada sinyal detak yang rendah.

27. Tabel Kebenaran