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DRC LVS Verification & Post-simulation

集成电路课程设计. DRC LVS Verification & Post-simulation. 微电子与光电子研究所 2013-11-26. 主要内容. 1 、概述 2 、 DRC 、 LVS 、后仿真介绍 3 、验证工具介绍 4 、 DIVA 使用方法和规则文件简介 5 、 Calibre 使用方法和规则文件简介 6 、实例分析. 芯片设计流程. 1 、 概述. schematic. layout. Pre-sim. DRC. LVS. Post-sim. 1 、 概述.

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Presentation Transcript

  1. 集成电路课程设计 DRC LVS Verification & Post-simulation 微电子与光电子研究所 2013-11-26

  2. 主要内容 1、概述 2、DRC、LVS、后仿真介绍 3、验证工具介绍 4、DIVA 使用方法和规则文件简介 5、Calibre 使用方法和规则文件简介 6、实例分析 浙江大学微电子与光电子研究所

  3. 芯片设计流程 1、概述 schematic layout Pre-sim DRC LVS Post-sim 浙江大学微电子与光电子研究所

  4. 1、概述 • 版图绘制要根据一定的设计规则来进行，也就是说一定要通过DRC（Design Rule Check）检查。 • 编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。版图中少连了一根连线这样的小毛病对整个芯片来说都是致命的，所以编辑好的版图还要通过LVS（Layout Versus Schematic）验证。 • 编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后仿真。 浙江大学微电子与光电子研究所

  5. 2、Design Rule Check 实际实现的图形 版图中的图形 浙江大学微电子与光电子研究所

  6. 2、Design Rule Check 浙江大学微电子与光电子研究所

  7. 2、Design Rule Check 浙江大学微电子与光电子研究所

  8. MOSFET中的设计规则 浙江大学微电子与光电子研究所

  9. Layout Versus Schematic • 编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。 • 实际上就是从版图中提取出电路的网表来，再与线路图的网表比较。 浙江大学微电子与光电子研究所

  10. 后仿真 Post-simulation • 提取版图中的寄生参数并将其代入电路中进行仿真。这就是我们所说的后仿真。 浙江大学微电子与光电子研究所

  11. 3、验证工具 Assura Diva Dracula Hercules Calibre 浙江大学微电子与光电子研究所

  12. 4、Diva工具介绍 4.1、Diva简介 4.2、DRC文件编写规则 4.3、EXT文件编写规则 4.4、LVS文件编写规则 浙江大学微电子与光电子研究所

  13. 4.1Diva简介 • DIVA是Cadence软件中的验证工具集，用它可以处 • 理物理版图和准备好的电气数据，从而进行版图和线 • 图的对比。DIVA工具集包括以下部分： • 设计规则检查（iDRC） • 版图参数提取（iLPE） • 寄生参数提取（iPRE） • 电气规则检查（iERC） • 版图与线路图比较程序（iLVS） 浙江大学微电子与光电子研究所

  14. 4.1Diva简介 • Diva的各个组件之间是互相联系的，有时候一个组件 • 的执行要依赖另一个组件先执行。例如：要执行LVS • 就先要执行DRC等。 • 要运行Diva前，还要准备好规则验证的文件。可以把 • 这个文件放在任何目录下。 • 这些文件有各自的默认名称，如：做DRC时的文件应 • 以divaDRC.rul命名，版图提取文件以divaEXT.rul命名。 • 做LVS时规则文件应以divaLVS.rul命名。 浙江大学微电子与光电子研究所

  15. 4.2DRC文件编写规则 1、首先，需要先制定版图设计规则 浙江大学微电子与光电子研究所

  16. 4.2DRC文件编写规则 2、编写相应的DRC 规则检查文件 一个完整的DRC规则文件通常包括： • 层次处理命令（用于生成规则文件中所要应用到的层 次，可以是原始层或是衍生层） • 规则检查及错误输出 • 必要的注释 浙江大学微电子与光电子研究所

  17. （1）层次处理命令介绍 逻辑命令 GeomAnd GeomOr 关系命令 GeomInside GeomStraddle GeomCoincident 尺寸命令 GeomSize 4.2DRC文件编写规则 浙江大学微电子与光电子研究所

  18. 逻辑命令－GeomAnd 输出两个不同层次或边界间的交叠部分，一般需 要两个输入层。 ngate=geomAnd(ndiff poly) 浙江大学微电子与光电子研究所

  19. 逻辑命令－GeomOr 输出所有的输入层，这些层次（边界）将会被合 并成为一个新层次。 nwell=geomOr(“nwell DNW") 浙江大学微电子与光电子研究所

  20. 关系命令－GeomInside 选择完全处在第二输入层中的第一输入层，两 层可以内切。 ptap = geomInside (pdiff pw) 浙江大学微电子与光电子研究所

  21. 关系命令－GeomStraddle 选择的输入层只是部分被第二输入层所覆盖。 codepoly1 = geomStraddle(poly1 romcode) 浙江大学微电子与光电子研究所

  22. 关系命令－GeomCoincident 选择与第二输入层相内切的层次。 gatew=geomGetEdge(gate coincident GT) 浙江大学微电子与光电子研究所

  23. 尺寸命令－geomSize 按输入的数值扩张或收缩输入层。其中正值表示 扩张，负值表示收缩。 pads=geomSize (pad 5.0) 浙江大学微电子与光电子研究所

  24. （2）规则检查 4.2DRC文件编写规则 • 在设计规则检查中，主要的语句就是drc( ), [outlayer]=drc(inlayer1 [inlayer2] function) • outlayer 表示输出层，如果定义给出输出层，则通过drc 检查的出错图形就可以保存在该输出层中。 • inlayer1 和inlayer2 代表要处理的版图层次。有些规则规 定的是只对单一层次的要求。比如接触孔的宽度，那么可 以只有inlayer1。而有些规则定义的是两个层次之间的关 系，比如接触孔和铝线的距离，那么要注明两个层次。 浙江大学微电子与光电子研究所

  25. （3）必要的注释 （2）规则检查 4.2DRC文件编写规则 [outlayer]=drc(inlayer1 [inlayer2] function) • Function 中定义实际检查的规则，关键字有sep（不同图 形之间的间距），width（图形的宽度），enc（露头）， ovlp（过覆盖），area（图形面积），notch（凹槽的宽度） • 例：drc(nwellwidth < 4.8u “Minimum nwell width = 4.8u”)。 在此例中，没有outlayer 的定义，所以发现的错误都直接 显示在nwell 层上。 • 注释符：/* …… */ 浙江大学微电子与光电子研究所

  26. 4.3EXT文件编写规则 通过DRC的版图还需要进行LVS也就是版图和 线路图比较。实际上就是从版图中提取出电路的 网表来，再与线路图的网表比较。第一步就是描 述提取的规则，也就是写diva的extract文件。 浙江大学微电子与光电子研究所

  27. extract文件编写方法： (1) 定义层次（定义各掩膜版层次信息以及识别层） (2) 定义层次间的连接关系（ 使用 geomConnect 语句将版图间的不同层次连接起来） (3) 器件的提取（使用extractDevice 语句） (4) 器件尺寸测量（使用measureParameter 语句） (5)使用 saveInterconnect 这个命令把连接的层次写到提取出来的网表中，以便在做LVS时，可以与线路图中的网表相对比。 (6) saveRecogniton， 将提取产生的可以识别的图形保存下来。 浙江大学微电子与光电子研究所

  28. geomConnect 语句 一个extract 文件只能有一个geomConnect 语句，例如： geomConnect ( via (contact psd nsd poly metal1 ) via (via metal1 metal2) ) 以上语句表示：在有contact 的地方，psd nsd poly metal1 是相互连接的。在有via 的地方metal1 和metal2 相连。 浙江大学微电子与光电子研究所

  29. ExtractDevice 语句 extractDevice ( reclayer termlayer model physical ) • reclayer 是识别层，它应该是后来通过逻辑关系生成的提取层，这个层上的每一个图形都会被当作是一个元器件。 • termlayer 是端口层，它表示的是元器件的端口。一定要是可以连接的层次。具体的端口定义因元器件而异。 • model 指的是元器件的类型，与端口要对应。例如： • ExtractDevice ( pgate (GT “G”) (psd “S” “D”) (NT “B”) “pfet ivpcell”) • ExtractDevice ( ngate (GT “G”) (nsd “S” “D”) (NT “B”) “nfet ivpecll”) 分别提取出pmos 管和nmos 管。 • extractDevice( vnpn npn_e("E") npn_b("B") npn_c("C") "npn symbol analogLib" ) 浙江大学微电子与光电子研究所

  30. measureParameter语句 Wn=measureParameter (length (ngate butting nsd) 0.5) • 这一句测量的是nmos 的沟道宽度，注意后面的0.5 必须加 上，否则测出的将是两倍的沟道宽度。 浙江大学微电子与光电子研究所

  31. saveInterconnect语句 saveInterconnect( nsd psd poly contact metal1 ) • 使用 saveInterconnect 这个命令把连接的层次写到提取出来的网表中，以便在做LVS时，可以与线路图中的网表相对比。 浙江大学微电子与光电子研究所

  32. saveRecogniton语句 这个命令将提取产生的可以识别的图形保存下来。 通常和extractDevice语句中的识别层一致。 • saveRecognition( ngate “ngate”) • saveRecognition( pgate “pgate”) 浙江大学微电子与光电子研究所

  33. 4.4LVS文件编写规则 LVS文件中的逻辑结构相对比较简单。只需进行网表比较，参数比较，以及把一些“并联或串联元器件归并等即可。所以这一部分文件不会因为工艺层次不同而有很大不同，可以根据范本做少许改动。 浙江大学微电子与光电子研究所

  34. 版图提取说明 • 为了进行版图提取，还要给版图文件标上端口。在LSW窗口中， 选中metal1(pn)层，然后在Virtuoso环境菜单中选择Create-Pin，这时会出来一个窗口。 浙江大学微电子与光电子研究所

  35. 版图提取说明 • 填上端口的名称（Terminal Names 和Schematic中的名字一样）、模式（Mode，一般选rectangle）、输入输出类型（I/O Type）等。至于Create Label属于可选择项，选上后，端口的名称可以在版图中显示。 浙江大学微电子与光电子研究所

  36. 版图提取说明 • 版图的准备工作完成后，线路图的准备工作需要注意的地方： • 线路图的端口名称要与版图中的端口名称一致； • 在线路编辑完成后要进行检查，可以直接单击左边第一个快捷键，也可以选择菜单Check--Current Cellview。 浙江大学微电子与光电子研究所

  37. 4.5、实例介绍 1、欠压保护电路 浙江大学微电子与光电子研究所

  38. 2、运行Diva 浙江大学微电子与光电子研究所

  39. 3、运行DRC Checking Method 指的是要检查的版图的类型。 Flat 表示检查版图中所有的图形， 对子版图块不检查。 Hierarchical利用层次之间的结构 关系和模式识别优化，检查电路 中每个单元块内部是否正确。 hierw/o optimization 利用层次之间的结构关系而不用模式识别优化，来检查电路中每个单元块。 默认选择Flat模式。 浙江大学微电子与光电子研究所

  40. Checking Limit 可以选择检查哪一部分的版图。 Full 表示查整个版图。 Incremental 查自从上一次 DRC检查以来，改变的版图。 by area 是指在指定区域进行DRC检查。 默认选择Full模式。 Rules File 指明DRC规则文件的位置。 Rules Library 这里选定规则文件在哪个库里。 浙江大学微电子与光电子研究所

  41. DRC运行结果 逐条执行DRC检查 运行结果总结： 0 error 浙江大学微电子与光电子研究所

  42. 4、运行EXT 指定EXT规则文件的位置。 浙江大学微电子与光电子研究所

  43. EXT运行结论 从版图中提取出9个nmos 从版图中提取出9个pmos 从版图中提取出47个res 浙江大学微电子与光电子研究所

  44. 从版图中提取出来的电路连线图 浙江大学微电子与光电子研究所

  45. 5、运行LVS 选择要比较的电路图 选择要比较的网表 指定LVS规则文件 浙江大学微电子与光电子研究所

  46. LVS对比结果 浙江大学微电子与光电子研究所

  47. 后仿真 • 在电路的版图当中，由于工艺上的或是其他的一些不可避免的因素的影响，会产生一些寄生的元件。比如说，寄生电容、寄生电阻等等。 • 而这些寄生元件又往往会对我们的电路特性带来负面的影响，所以我们必须充分考虑，并且定量仿真其带来的影响。 • 在一块芯片的版图完成之后，我们所要进行的很重要的一步工作就是提取版图中的寄生参数并将其代入电路中进行仿真。这就是我们所说的后仿真。只有经过后仿真的版图才是最接近实际情况的器件版图。 浙江大学微电子与光电子研究所

  48. 寄生参数提取 • 同LVS中提取版图一样，在后仿真前也要进行版图提取。不同的是，在这里的版图提取中，还要包含寄生器件（寄生电阻和寄生电容等）。 • 我们同样需要一个版图提取文件，而提取的方法与LVS时相同。 浙江大学微电子与光电子研究所

  49. Diva寄生元器件提取语句介绍 • measureResistance语句 • measureParasitic语句 • saveParasitic语句 浙江大学微电子与光电子研究所

  50. measureResistance语句介绍 • measureResistance语句从互连层中提取电阻-电容网络。 • measureResistance语句处理的层次必须在geomConnect语句中被定义为连接层，而且，必须在geomConnect语句之前使用该语句。 • res_metal1=measureResistance(metal1 "res ivpcell EXTcsmc" 0.05 "r " (ignore<= 0.1) (save "A1" fracture) (distribute 20) ) 浙江大学微电子与光电子研究所

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