イタリア出張報告

1. イタリア出張報告 木村直樹

2. Outline イタリアで • 　何をしたのか。 • 　何をしったのか。 • 　何をしよう。 これから

3. Associative Memory (AM) おおまかなヒット(SS)から大まかなトラック(Road)を作る！ 俺、紛らわしい！

4. Associative Memory (AM) Map LAMB, AM Chip 2 LAMB, AM Chip 1 √ √ √ √ Bingo! Fake Bingo! √ √ √ √ √ √ hit LAMB, AM Chip 4 LAMB, AM Chip 3 √ √ √ √ Bingo! √ √ Road output √ √ √ √ √

5. AM CDF SVT 初期バージョン

6. AM borad (CDF SVT ++) SVT upgrade 用 Xilinx のチップとかって面白い

7. AM borad 3-40万 p3 Jtag 衛星実験？

8. ＬＡＭＢ ダメ ＯＫ chip AM Chip (and とる) Glue (road まとめる) Bousca (hit うけとる） Indy(hit　分ける） Clk divider　（clk　わける） AM chip は＆とるだけ

9. JTAG TDO TDI TMS TCK GND Vcc FPGA FPGA

10. LAMB Test VME -> spy -> LAMB -> AM Chip の順で其々のpinに1を送り、jtagをtdoからの出力を確認する。 基本ただのデバッグ。　しかし全ての基礎。　次機の設計に影響。

11. LAMB Test パズルのような物 Output の例　　　問題　Ｌｖ１ 回答 Chain 20 80Bus2 で　Error Chip1, expected 1 -- observe 1 Chip1, expected 2 -- observe 2 Chip1, expected 4 -- observe 4 Chip1, expected 8 -- observe 0 Chip1, expected 10 -- observe 0 Chip1, expected 20 -- observe 20 Chip1, expected 40 -- observe 40 Chip1, expected 80 -- observe 80 Chip1, expected 100 -- observe 100 …… Bit3 bit4 がショート。 Bus2 右ブースカ　から　Bus2AM chip1,2 の間に短絡あり。 発見＋除去で復活 個別チェック Chip1 expected ff -- observe ff Chip1 expected 11 -- observed 01 Chip1 expected c -- observed c Chip1 expected 12 -- observed 4

12. LAMB Test パズルのような物 Output の例　　　問題　Ｌｖ高 Chain 80chip 1,2,3で　Error TSM TCK のラインで　bus 80 chip 3 が一番遠い。 タイミングプロブレムがおこりTDO上で3bit 遅れた。 Bus0, expected 1 -- observe 0 Bus1, expected 1 -- observe 0 Bus2, expected 1 -- observe 0 Bus3, expected 1 -- observe 0 Bus4, expected 1 -- observe c Bus5, expected 1 -- observe 8 Bus0, expected 2-- observe 0 Bus1, expected 2 -- observe 0 Bus2, expected 2 -- observe 0 …… もちろん線の長さもあるが　メインは 個別チェック 3 bit 上にずれてる。 New version では　TSMTCKlineを改良！

13. New AM Board 大人気なhitが来ると皆一斉に立ち上がる。 パワーが必要！ 48 V DCDC converter x5 ちなみに　7bit -> 1bit serialize 1AM board で　250-300 W 使用… 半分ぐらい

14. AM crate 5000 W / crate …. 我が家でつかったら　ブレーカー落ちます。（隣の家まで） 寄田先生宅もぎりぎり落ちる （all 電化且部屋いっぱい） 熱

15. Pattern Test • ランダムに作ったロードをＡＭに入れる。 • ランダムに作ったヒットをＡＭに送る。 • 出てきたロードが予想通り出力されるか確認する。 あまり楽しくない。　ＡＭが壊れている？　もしくは　グルーのファームウェアがおかしい。 Timing トラブル？ Expected 844916f observed 848916f 実際は探すのが大変…　　変な所にbit たってるだけ. 新しいファームウェアをグルーに入れたら直った…. TEST 纏め 次機への開発には重要。　FTK IM の開発には欠かせない体験。 全てを理解していないと、作られた製品のチェックすらできない。 Xilinx chip が壊れることはない(パオラ談）。

16. Serialize or Parallelize para 1 0 1 1 0 0 0 0 1 1 1 1 parallel 1 0 1 1 0 0 0 0 1 1 1 • 問題点 • クロストーク • スタブなど　ノイズ、ディレイ • 解決策は色々あるけれど… イメージ的に 共に　パラレル 1 ser …. 101100001111 clock タイミング問題の為に、 10 line 100Hz を　1line 10 Hz にしかできないのでは速度的には無意味。　 もちろん線の量が減るのは大きなメリット。 serial 8bit/10bit 信号に高速クロックを内在している。 ちなみにLVDS では2本で1lineと考え、2本の電圧差で01を決める。 ー＞timing 問題が起こりにくい。　(電圧両方落ちる。） どの道　受信側はＡＣカップリングでＯＫ(8b/10b)。

17. 8b/10b 通信 256のD あまりでK ８bitを4bit(3+1) 6bit(5+1) とする。テーブルを使って変換。 テーブル • メリットなど • low high が５以上続かない • クロックの再構成が受け取り側で可能 • AC　で受け取れる。->delay など減 • 基本一本線 • 小さい • 　クロストーク無。 • low high の数が決まっている。パリティー交互に送信 • 数を数えればずれてるか分かる。 • デメリット • 送受信共になんかチップが必要（SERDES) • 高い memo イーサネット　ＵＳＢ3?（新しいの） Parallel or serial ATA , s-link pcix 120b/130

18. ちょっと　DF

19. ちょっと　DF PhotoShop Hack

20. たぶん冗談 注目 ちなみに大矢の０　ＩＭ２

21. 使う予定？ まだ色々（IM含め）相談改良が必要？

22. まとめ 色々勉強になった。　なんか作ろう。