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半导体 集成电路

半导体 集成电路. V. DD. A. B. Out. GND. 第 6 章 CMOS 静态逻辑门电路. 内容提要. CMOS 静态逻辑门： CMOS 与非门或非门、复合门的构成 CMOS 门电路的速度（延迟） CMOS 门电路的功耗. 基本逻辑运算电路 -1. p. p. A. B. C. n. n. 1.CMOS 与非门. A. C. B. C=A·B. CMOS 静态组合逻辑门. V DD. p. p. A. B. I. C. n. V DD. C = 1. n. CMOS 与非门动作原理 -1.

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Presentation Transcript

  1. 半导体 集成电路

  2. V DD A B Out GND 第6章 CMOS静态逻辑门电路

  3. 内容提要 • CMOS静态逻辑门：CMOS与非门或非门、复合门的构成 • CMOS门电路的速度（延迟） • CMOS门电路的功耗

  4. 基本逻辑运算电路-1 p p A B C n n 1.CMOS与非门 A C B C=A·B CMOS静态组合逻辑门

  5. VDD p p A B I C n VDD C = 1 n CMOS与非门动作原理-1 A = 0 B = 0 C = 1 CMOS静态组合逻辑门

  6. p p A B C n n CMOS与非门动作原理-2 A = 0 B = 1 C = 1 VDD I VDD C = 1 CMOS静态组合逻辑门

  7. p p A B C n n CMOS与非门动作原理-3 A = 1 B = 0 C = 1 VDD I VDD C = 1 CMOS静态组合逻辑门

  8. p p A B C n n CMOS与非门动作原理-4 A = 1 B = 1 C = 0 VDD GND C = 0 I CMOS静态组合逻辑门

  9. A I I I I C B C=A·B A = 1 B = 1 A = 0 B = 0 A = 0 B = 1 A = 1 B = 0 VDD VDD VDD VDD C = 0 C = 1 C = 1 C = 1 CMOS静态组合逻辑门

  10. 基本逻辑运算电路-2 p p C A n n B 2.CMOS或非门 A C B C=A+B CMOS静态组合逻辑门

  11. VDD p I p VDD C A C = 1 n n B 或非门动作原理-1 A = 0 B = 0 C = 1 CMOS静态组合逻辑门

  12. p p C A n n B 或非门动作原理-2 A = 0 B = 1 C = 0 VDD GND C = 0 I CMOS静态组合逻辑门

  13. p p C A n n B 或非门动作原理-3 A = 1 B = 0 C = 0 VDD GND C = 0 I CMOS静态组合逻辑门

  14. p p C A n n B I 或非门动作原理-4 A = 1 B = 1 C = 0 VDD GND C = 0 I CMOS静态组合逻辑门

  15. I I I I I A C B C=A+B A = 1 B = 1 A = 0 B = 0 A = 0 B = 1 A = 1 B = 0 VDD VDD VDD VDD C = 0 C = 0 C = 0 C = 1 CMOS静态组合逻辑门

  16. 基本CMOS逻辑门--1 A A A O O O B B O=A O=A·B A p p B O n n 反相器 两输入与非门 两输入或非门 O=A+B p p p A O O A n n n B 逻辑门的设计

  17. 基本CMOS逻辑门--2 三输入或非门 三输入与非门 A A O B B O • NMOS、PMOS互补：（并联《====》串联） • NMOS 输出为“0” • PMOS 输出为“1” • 生成电路为负逻辑： • 组成AND和OR时， • 加一反相器。 • 晶体管数为： 输入端 子数的两倍。 C C O=A·B·C O=A+B+C A C B A B O A C B C O A B C 逻辑门的设计

  18. 复合逻辑门 A A A B B B O O O C C C D D O=A·B+C O=A·B+C·D O= (A+B)·(C+D) C C D D B A B A B A C D A C D B O O O A A C B B C 逻辑门的设计

  19. Exclusive OR 逻辑门 A B A B O 0 0 0 0 1 1 1 0 1 1 1 0 O A A O B B O= (A+B)·(A+B) O= A·B+A·B = A·B+A·B = (A·B)·(A·B) = (A+B)·(A+B) B B A A A B O A B A B A B 2输入EOR（异或门） 逻辑门的设计

  20. 复合逻辑门 • 调整逻辑关系式，使得输出为负逻辑 • 逻辑关系为与时，NMOS串联、PMOS并联 • 逻辑关系为或时，NMOS并联、PMOS串联 • 改变尺寸可调整输入阈值或速度 逻辑门的设计

  21. N Well PMOS 2l V DD Contacts Out In Metal 1 Polysilicon NMOS GND IC版图对应于线路 反相器

  22. V DD A B Out GND IC版图对应于线路 2-NAND

  23. Vd Vd K1 T1 Vg Vg Vm Keff K2 T2 Vs Vs MOS管的串、并联特性 一、两管串联： 晶体管的驱动能力是用其导电因子k来表示的，k值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？

  24. Vd K1 T1 Vg Vm K2 T2 Vs 设：Vt相同，工作在线性区。 由等效管得： 将上式代入（1）得：

  25. 比较（3）（4）得： 同理可推出N个管子串联使用时，其等效增益因子为：

  26. Vd Vg K1 K2 Vs Vd Vg Keff Vs 二、两管并联： 同理可证，N个Vt相等的管子并联使用时：

  27. 与非门电路的驱动能力 在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当。即在最坏工作条件下，各个逻辑门的驱动能力要与标准反相器的特性相同。 设：标准反相器的导电因子为Kn=Kp， 逻辑门：Kn1=Kn2=K’n Kp1=Kp2=K’p

  28. p p p 2K’p K’p n K’n/2 n n （1）a，b=1，1时，下拉管的等效导电因子：Keffn=K’n/2 （2）a，b=0，0时，上拉管的等效导电因子：Keffp=2K’p （3）a，b=1，0或0，1时，上拉管的等效导电因子：βeffp=β’p 1个P管 工作 两个N管 串联 两个P管 并联

  29. p p K’p n K’n/2 n 综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： Keffp=K’p=Kp Keffn=K’n/2=Kn 两个N管 串联 1个P管 工作 即要求p管的沟道宽度比n管大1.25倍以上。

  30. Tp1 Tp2 C A Tn1 Tn2 B 二、或非门：

  31. C p p p K’p A K’P/2 B n n 2K’n n (1)当a，b=0，0 时，上拉管的等效导电因子：Keffp=K’p/2 (2)当a，b=1，1时，下拉管的等效导电因子：Keffn=2K’n (3)当a，b=1，0或0，1时，下拉管的等效导电因子：Keffn=K’n

  32. p p K’p/2 n K’n n 综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： Keffp=K’p/2=Kp Keffn=K’n=Kn 两个N管 串联 1个P管 工作 即要求p管的沟道宽度比n管大5倍以上。

  33. 作 业 1.画出O=A·B+C·D的CMOS组合逻辑门电路 。 2.计算题1复合逻辑门的驱动能力,为了保证最坏工作条件逻辑门的驱动能力要与标准反相器的特性相同,P管和N管的尺寸应如何选取。

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